ESD電容問(wèn)題
ESD電容問(wèn)題
如果汽車電子模塊有不用的引腳，那么我們?nèi)绾稳ヌ幚砟兀?/p>
我們?cè)谔幚頃r(shí)，可以考慮直接連接到地平面上去。（參考福特公司的處理方案ELCOMP17）
（Modules that have spare pins (never used in any version using the same PCB); these pins shall be tied to the module ground plane.）
如果有射頻接受模塊的話，這些引腳的接地可能會(huì)造成射頻接受性能的降低，這時(shí)候就不能使用接地的方式了，必須使用ESD的電容和放電電阻來(lái)消除靜電的影響了。
還有一種例外也是很常見(jiàn)的，如果這些不用的引腳附近有電源或者HSD輸出的時(shí)候，我們就必須考慮把這些引腳接電容或者地了。顯而易見(jiàn)的是，如果這些引腳相鄰小于5mm，在不斷的插拔過(guò)程中，引腳可能彎曲，這樣會(huì)引起嚴(yán)重的斷路事故，這是不被允許的。
當(dāng)然ESD電容和放電電阻不一定必須接到地，也可以接到阻抗低的電源。以上所有的措施都是為了防止靜電從意想不到的路徑傳遞到板上。
我們?cè)谠O(shè)計(jì)ESD電容的時(shí)候，電容的容值是有限的，額定電壓也是有限地，該如何去選取呢？總結(jié)如下：
Applied Voltage Levels
For a specific ESD test Level, the lower the value of capacitance under test, the greater the voltage applied.
Higher values of capacitance can withstand high levels of ESD pulses。
The actual applied voltage is also limited by air discharge, which is a function of the case size.
Capacitor Capabilites
ESD電壓大小和電容容值
對(duì)于特定ESD測(cè)試，容值越小，加到電容上的電壓越高，參考ESR放電模型可以得出這樣的結(jié)論。
電容容值大，可以抵抗較高的電平。實(shí)際加在電容上的電壓受空氣放電的影響，和外殼容器大小是相關(guān)的。
Dielectric materials and Rated Voltage
C0G will wishstand higher levels of ESD for the same voltage rating and capacitance value
Higher voltage ratings are important if higher ESD levels were going to be involved
For the same chip size, as the voltage rating increases, the maximum capacitance available decreases
填充材料和額定電壓
這里有幾點(diǎn)要注意的，首先C0G這種材質(zhì)的電容最穩(wěn)定也是性能最好的對(duì)于過(guò)ESD實(shí)驗(yàn)來(lái)說(shuō)，其次電容的額定電壓越大過(guò)高等級(jí)的ESD實(shí)驗(yàn)越有幫助。最后同樣尺寸的電容，額定電壓增加時(shí)，容值是受限的（電容發(fā)展越來(lái)越快的情況下，這種情況在改善。）
Chip Size
Chip size has little effect on basic ESD capability,providing the same capacitance value is available at the same voltage rating
For smaller chip sizes, the maximumu availabe capacitance at the same voltage rating decreases
Reduction of chip size should be evaluated carefully for ESD critical appliactions.This is especially true if it is necessary to trade off voltage rating or capacitance value
Use of 0603 chip sizes will most likely result in lower ESD levels.Air Breakdown is a factor to be considered
Chip sizes samller than 0603 should not be used in ESD critical Applications
電容封裝大小
電容大小對(duì)ESD能力影響不大，如果是同樣的容值和同樣的額定電壓的情況下。
越小的封裝，其最大可實(shí)現(xiàn)的容值是受限制的，在額定電壓情況相同的條件下。
減小電容封裝在嚴(yán)酷的ESD要求下需要謹(jǐn)慎。
0603的電阻普遍用在低ESD要求下，空氣擊穿是一個(gè)主要因素。小于0603不能使用。
Voltage Coefficient
C0G dielectric materials are close to ideal, and are not affected by voltage coefficients
X7R dielectric materials are Ferro electric, this effect increase the voltage applied
Higher voltage ratings are again desirable to reduce the impact of the voltage coefficient on the voltage applied
Smaller size chips may also influence the impact of the voltage coefficient
電壓增加對(duì)容值的影響，C0G來(lái)說(shuō)幾乎不變，X7R會(huì)增大，額定電壓高會(huì)削弱這種影響。小封裝也會(huì)對(duì)此起作用。
下面為實(shí)驗(yàn)和分析數(shù)據(jù)，摘自KEMET分析報(bào)告
編輯：admin 最后修改時(shí)間：2017-09-05
